Industrielle Echtzeitanwendungen

Die Anforderungen an die Entwicklung komplexer Systeme stellt heutzutage immer größere Anforderungen. Durch die Einführung datenzentrischer Modelle können die funktionalen Anforderungen an die Entwicklung einfach auf den Kunden abgestimmt werden.
Programmierwerkzeuge, Testumgebungen, Hardware, Betriebssysteme und I/O werden von Partnerfirmen entwickelt und domänenspezifisch für den Kunden konfiguriert.
Die Aufwendungen für eine Werkzeug- und Zielplattform Integration reduziert sich dadurch erheblich. Die Entwicklung beginnt dann erst bei der eigentlichen Anwendung.
Im Vortrag wird auf die Leistungsmerkmale des Datenzentrischen Modells und deren Ausbaufähigkeit. Anhand von Projektbeispielen wird die Anwendbarkeit der Technik noch einmal vertieft.

Der Vortrag stellt das Time-Triggerd Ethernet (TTEthernet) vor. TTEthernet ist voll kompatibel zu standard Ethernet HW Produkten und speziell für kritische Applikationen, bei denen Hochverfügbarkeit, Fehlertoleranz und „hard real time" Anwendungen eine entscheidende Rolle spielen, entwickelt worden.
Im Vortrag wird auf die Leistungsmerkmale des „TTEthernet Switch IP" eingegangen, die Architektur vorgestellt und auf verschiedene Applikationen, in denen TTEhernet seine volle Stärke zum Ausdruck bringt, eingegangen.
Im Anschluss daran wird die Implementierung des „TTEthernet Switch IP" in einem Altera Stratix GX vorgestellt und gezeigt, dass mit Hilfe von FPGAs „hard real time" Anwendungen heute schon mit bis zu 24Gbit/s Input-Output Summenbandbreite realisierbar sind. Weiterhin wird auf die eingesetzten Implementierungs- und Verfikationsverfahren eingegangen.

Ethernet hält Einzug in die prozess-nahe Kommunikation. Die oft verwendeten Begriffe Industrial Ethernet und Real-Time Ethernet zeigen, das es bei der Kommunikation zwischen SPS, Aktoren und Sensoren einige Besonderheiten im Vergleich zum Büroumfeld zu beachten gibt. Im Verlauf der letzten Jahre haben Organisationen und Firmen weltweit 27 Systeme spezifiziert, die den Einsatz von Ethernet in der Automatisierungstechnik definieren. Hersteller von Automatisierungs-geräten müssen oft mehrere Protokolle unterstützen. Die Integration des Protokolls in das Feldgerät muss preiswert, leistungsfähig und zukunfts-sicher sein. Mit Nutzung von Altera FPGA und verfügbaren IP Cores lassen sich diese Forderungen erfüllen. Der Vortrag beschreibt eine Lösung mit der die drei wichtigsten Industrial Ethernet-Systeme in Feldgeräte integriert werden können. Neben der verfügbaren Lösung berichtet der Vortrag auch von ersten Anwendungen des Konzeptes und möglichen Erweiterungen.

Bei dem Begriff Echtzeitanwendung und Industrie denkt man im ersten Moment natürlich an die Übertragungsstrecke, und in diesem Zusammenhang an Feldbussysteme wie Industrial Ethernet. FPGAs können nun in verschiedenen Stellen des Systems helfen, die Bearbeitungszeit zu verkürzen und auch die Übertragung an sich zu übernehmen. Dies beginnt bereits bei der Datenerfassung am Sensor, da die FPGAs direkt die Daten vom Sensor aufnehmen und Vorverarbeiten können. Durch das Vorverarbeiten wird zum einen schon die zu übertragende Datenmenge reduziert und das eigentliche Zielsystem entlastet. Nun müssen die Daten übertragen werden und hier kommen wieder FPGAs zum Einsatz.
Bevor der Anwender nun die Daten zu Gesicht bekommt, kommen auch wieder FPGAs zum Einsatz. Hier spielen die FPGAs wieder ihren Trumpf mit den integrierten DSP Blöcken aus. Zum einen lassen sich Berechnungen damit wesentlich stärker parallel abarbeiten als mit einem DSP und zum anderen übernehmen die FPGA's auch die Kommunikation mit dem Prozessor. Und am Ende der Kette zum Anwender helfen Display Controller im FPGA die entsprechenden Bildschirme anzusteuern.

Elektrische Antriebe für die Automatisierung werden üblicherweise mit DSPs oder speziellen Microcontrollern realisiert, die primär für die Antriebsregelung ausgelegt sind. Klassische Feldbuskommunikation wie Profibus oder CANopen können in der Regel von diesen mit übernommen werden. Mit der Einführung von Industrial Ethernet und Functional Safety und den damit einhergehenden Leistungs- und Zertifizierungsanforderungen, gehen Hersteller dazu über, kostspielige Optionskarten für die Ethernet Kommunikation bzw. Safety einzuführen.
Der Vortrag umreisst, wie verschiedene Industrial Ethernet Standards sowie Functional Safety Layer zusammen mit der Antriebsanwendung auf einem FPGA ausgeführt werden können. Mit diesem vom TÜV Rheinland qualifizierten Konzept ist es möglich die wesentlichen Aspekte eines Antriebs auf einen einzigen FPGA zu integrieren (Drive-on-a-chip).

Aerospace and high reliability applications pose unique design challenges. Safeguards must be put in place to mitigate radiation effects that can disrupt system operation and lead to catastrophic failure. Common single event effects (SEE) include single event upsets (SEU) where the value of a storage element can be altered and single event transients where a momentary glitch is captured from combinatorial logic.

Several approaches are used today, depending on the level safeguards required, the FPGA technology used, and application-specific characteristics such as radiation environment and the application's operating frequency. Among these approaches include the use of radiation tolerant or hardened FPGA devices, offering various degrees of immunity to single-event effects. A second approach is the manual insertion of safeguards, such as triple modular redundancy (TMR) or safe FSM implementations, within the HDL design itself, requiring a level of expertise in terms of RTL design and management of the software implementation flow.

New FPGA design flows now provide radiation effects mitigation through the insertion of this special circuitry within the design itself.

Ein Vortrag über die modellgetriebene Realtime Software Entwicklung auf einem Softcore Prozessor (MICO32) in der FPGA-Umgebung. Dabei wird in einem praktischen Beispiel das UML Entwicklungstool Rational Rose Technical Developer verwendet, um neue Wege in die moderne hardwarenahe Software-Entwicklung zu zeigen.

Durch die gestiegenen Anforderungen an Bildqualität und kleine Bauformen bei gleichzeitig steigender Kostensensitivität müssen widersprüchliche Ziele im Surveillance Markt berücksichtigt werden. Hohe Auflösungen verlangen nach aufwändigen Kompressionsverfahren, die aber entweder spezielle Einzelchip-Lösungen erfordern oder extrem hochpreisige FPGA-Technologien benötigen.
Da im Sicherheitsbereich nicht zwangsläufig auf standardisierte Kompressionsverfahren zurückgegriffen werden muss, bieten sich hier optimierte Kompressionsverfahren an, die auch in preisgünstigen FPGAs zum Einsatz kommen können und ausreichende Kompressionsraten für die Videoübertragung über GigabitEthernet haben. Der Vortrag zeigt an einem Beispiel wie eine FULL HD Lösung (Kamera -> GigabitEthernet -> Monitor) auf Basis eines FPGA basierenden Systems aussehen kann.

FPGAs kommen seit einiger Zeit in Komplexitätsbereiche, welche früher nur von ASICs abgedeckt wurden. Durch Einsatz von vielen Clock-Domains steigen die möglichen Fehlerquellen im RTL Design überproportional an. Damit stellen sich insbesondere in Bezug auf die Qualität eines FPGA-Designs neue Herausforderungen, welche durch reine Simulation und formale Verifikation eines Designs nicht mehr ausreichend abgedeckt werden können. Es lassen sich jedoch durch Anwendung von geeigneten Methoden und Werkzeugen einfach und schnell Probleme in Designs finden, welche durch den typischen Simulationsansatz oder mit formaler Verifikation nur sehr schwer zu finden sind.
In diesem Vortrag werden typische Problemstellungen in komplexen RTL Designs in FPGAs aufgezeigt und dann die Lösungsansätze und Methodiken beschrieben. Das Ergebnis ist ein qualitätsmässig hochwertiges Design, dessen Qualität durch regelmässige Signoff-Runs dokumentierbar und messbar gewährleistet wird.

Die Entwicklung industrieller Echtzeitanwendungen auf FPGAs erfordert nicht nur die Bewältigung komplexer Entwurfs- und Syntheseaufgaben sondern auch eine effiziente und zuverlässige Verifikation in allen Entwicklungsschritten. Diese ist heute die Top 1 Herausforderung. Sie repräsentiert den kritischen Pfad eines jeden Projektes und beansprucht den Löwenanteil der Ressourcen. Die klassische Simulation wird dabei zunehmend durch mathematische Beweismethoden ergänzt (Formale Verifikation). Im Vortrag wird ein Einblick gegeben, wie sequentielles Äquivalenz-Checking - als etablierte Methode der Syntheseverifikation - für FPGA Designs Anwendung findet. Als formale Methode in der funktionalen RTL Verifikation wird das Property-Checking vorgestellt (Assertion Based Verification). Statt zahlreiche Testszenarien quasi durchzuprobieren und zu analysieren, wird das zu verifizierende Verhalten mit Hilfe von Zusicherungen (Assertions) beschrieben und formal auf dem Design ausgewertet.